Reka bentuk papan litar ialah tugas kritikal dan memakan masa, dan sebarang masalah yang timbul memerlukan jurutera untuk memeriksa keseluruhan reka bentuk, rangkaian mengikut rangkaian, komponen demi komponen. Boleh dikatakan reka bentuk papan litar memerlukan tahap penjagaan tidak kurang daripada reka bentuk cip.
Proses reka bentuk papan litar biasa terdiri daripada langkah-langkah berikut.
Tiga langkah pertama mengambil masa paling lama, kerana pemeriksaan skematik adalah proses manual. Bayangkan papan SoC dengan 1000 atau lebih sambungan. Memeriksa setiap wayar secara manual adalah tugas yang panjang dan membosankan. Malah, hampir mustahil untuk memeriksa setiap wayar tunggal, yang boleh menyebabkan masalah dengan papan akhir, seperti wayar yang salah, nod yang digantung, dsb.
Fasa penangkapan skema secara amnya menghadapi jenis masalah berikut.
● Garis bawah ralat: cth APLLVDD dan APLL_VDD
● Masalah sensitif kes: cth VDDE dan vdde
● Ralat ejaan
● Masalah pintas isyarat
● Dan banyak lagi
Untuk mengelakkan ralat ini, mesti ada cara untuk menyemak keseluruhan skema dalam beberapa saat. Kaedah ini boleh dilaksanakan dengan simulasi skematik, yang masih jarang dilihat dalam proses reka bentuk papan semasa. Simulasi skematik membolehkan output akhir diperhatikan pada nod yang diperlukan, jadi ia boleh menyemak semua masalah sambungan secara automatik.
Ini dijelaskan di bawah dengan contoh projek.
Pertimbangkan gambarajah blok tipikal papan litar.
Rajah 1
Dalam reka bentuk papan yang kompleks, bilangan sambungan boleh mencecah ribuan, dan sebilangan kecil perubahan mungkin akan membuang banyak masa untuk menyemak.
Simulasi skematik bukan sahaja menjimatkan masa reka bentuk, tetapi juga meningkatkan kualiti papan dan meningkatkan kecekapan keseluruhan proses.
Peranti biasa dalam ujian (DUT) mempunyai beberapa isyarat berikut.
Rajah 2
DUT akan mempunyai pelbagai isyarat selepas beberapa pra-penalaan dan mempunyai pelbagai modul, seperti pengawal selia, op-amp, dsb., untuk penalaan isyarat. Pertimbangkan contoh isyarat bekalan yang diperoleh melalui pengatur voltan.
Rajah 3: Skema papan sampel.
Untuk mengesahkan perhubungan sambungan dan melakukan pemeriksaan keseluruhan, simulasi skematik digunakan. Simulasi skematik terdiri daripada penciptaan skematik, penciptaan testbench dan simulasi.
Semasa penciptaan testbench, isyarat pengujaan diberikan kepada input yang diperlukan dan kemudian hasil output diperhatikan pada titik isyarat yang menarik.
Proses di atas boleh dilaksanakan dengan menyambungkan probe ke nod yang akan diperhatikan. Voltan nod dan bentuk gelombang boleh menunjukkan sama ada skema mempunyai ralat atau tidak. Semua sambungan isyarat disemak secara automatik.
Rajah 4: Nilai ujian dan simulasi skematik untuk setiap nod.
Mari kita lihat sebahagian daripada rajah di atas, di mana nod dan voltan yang disiasat kelihatan dengan jelas.
Oleh itu dengan bantuan simulasi, kita boleh memerhati secara langsung keputusan dan mengesahkan sama ada skema papan adalah betul. Di samping itu, penyiasatan perubahan reka bentuk boleh dicapai dengan melaraskan isyarat pengujaan atau nilai komponen dengan teliti. Oleh itu simulasi skematik menjimatkan banyak masa untuk pereka papan dan penyemak dan meningkatkan peluang ketepatan reka bentuk.
Artikel ini diterbitkan semula dari rangkaian, jika terdapat sebarang pelanggaran, sila hubungi kami untuk memadam, terima kasih.